HDL Coder i HDL Verifier w projektowaniu aplikacji dla układów FPGA

W webinarium przedstawiono wskazówki dla projektantów systemów wykorzystujących układy FPGA. Zaprezentowano w nim narzędzie Fixed-Point Designer ułatwiające konwersję stałoprzecinkową modeli Simulinkowych. Dzięki narzędziu HDL Coder możliwa jest automatyczna generacja kodu w językach VHDL i Verilog skracająca do minimum czas pracy programisty. Zaawansowane możliwości weryfikacji i testowania z użyciem narzędzia HDL Verifier pozwalają na wykorzystanie kosymulacji i połączenie środowiska MATLAB & Simulink z oprogramowaniem dostarczanym przez producentów układów FPGA. Posiadając odpowiednią platformę sprzętową z układem FPGA można uruchomić symulację FPGA-in-the-Loop do sprawdzenia poprawności działania projektowanego algorytmu na rzeczywistym układzie.

Autor webinarium: Rafał Wędrychowicz
Czas trwania: 41 min