Weryfikacja kodu VHDL i Verilog z użyciem symulatorów HDL oraz test benchy FPGA-in-the-loop

HDL Verifier™ automatycznie generuje test benche do weryfikacji projektów Verilog® i VHDL®. Pozwala wykorzystać MATLAB® lub Simulink® do bezpośredniej symulacji projektu a następnie przeanalizować jego zachowanie z użyciem kosymulacji HDL lub FPGA-in-the-loop na płytkach rozwojowych Xilinx® i Intel®. To podejście eliminuje potrzebę samodzielnego tworzenia niezależnych test benchy Verilog i VHDL.

HDL Verifier generuje także komponenty, które umożliwiają ponowne wykorzystanie modeli MATLABa i Simulinka natywnie w symulatorach Cadence®, Mentor Graphics® i Synopsys®. Te komponenty mogą być wykorzystywane jako modele weryfikacyjne lub stymulacyjne w bardziej złożonych środowiskach testowych, które wykorzystują Universal Verification Metodology (UVM).

Kluczowe cechy modułu

• Kosymulacja projektów HDL w test benchach MATLABa lub Simulinka
• Weryfikacja FPGA-in-the-loop na płytkach rozwojowych Xilinx® i Intel®
• Generacja komponentów SystemVerilog DPI z funkcji MATLABa i bloków Simulinka
• Generacja modeli IEEE® 1666 SystemC TLM 2.0 kompatybilnych na poziomie transakcji
• Automatyczny proces weryfikacji z użyciem HDL Coder™
• Połączenie z Cadence® Incisive®, Mentor Graphics® ModelSim® i Questa® oraz Synopsys® VCS®

Dowiedz się więcej